ハードウェアの最近のブログ記事

トランジスタ技術 (Transistor Gijutsu) 2010年 08月号 [雑誌]

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CQ出版 (2010-07-09)

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チップ部品についていろいろ。

コンデンサと抵抗はちゃんと読んだ方がいいかなと思ったりしたけど，結局流し読みして終わった。

以下適当にメモなど。

特集：チップ部品活用全集

• 基板の反りがあったりするので，実装時の向きに気をつけること。
• 左右のランド寸法の違い→半田が固まる時の収縮力の差で応力がかかる。
• 基板パターンのL成分による影響で，自己共振周波数が低い方にずれるので注意すること。
• 積セラは汎用品でも結構いける！電源周り除いたら積セラでいいじゃんみたいな。
• 個体アルミ電解コンデンサ：通常のアルミ電解コンデンサの短所であるESRと耐久性を改善したもの。ママンとかでよく見かける。
• アルミ電解コンデンサは温度特性もある。低温で容量が下がる。
• CV積という言葉は重要。容量と耐圧はトレードオフってことか。
• P.76の図5で電源に抵抗入れてるけど，オペアンプの電源電圧下がるから良くないんじゃないかと思ったりした。
• OSコンって三洋電機の登録商標なのか？
• BGAのネットワーク抵抗ってあるのか。知らなんだ。。
• 長辺電極タイプは基板に熱を逃がしやすいので，放熱性が優れている。
• 磁気シールド性：コイル内の磁束が外部に漏れないようにすること。
• Q値：共振ピークのするどさを表す量。フィルタとかこういうの重要？
• P.122の図4が面白い。チップコイルは中身がちゃんとクルクルしてるんだね。
• コイルは直流電流の増加とともにインダクタンス値が低下する。これは磁気飽和するから。
• 磁気飽和するから過電流になって壊れるの？
• 故障事例とか故障モードとか詳しく載ってたら面白かったかも。
• 第6章の豆知識的なところが勉強になったりした。0Ω抵抗の使い所とか。コネクタの抜き差しで応力がかかるとか。
• コラムの自作サーチコイルはどこまで信用できるの？

トランジスタ技術 (Transistor Gijutsu) 2010年 07月号 [雑誌]

posted with amazlet at 10.06.29

CQ出版

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ここ最近仕事が忙しくて積んでたけど，今月は内容が内容だったので真面目にななめ読み。

特集の内容はこういう時はこうする！的な書き方になってて，理屈が分からん箇所が多々あった。

以下適当にメモなど。

特集：基板づくりチェックリスト

• SPICEは集中定数に置き換えないといけないので，基板パターンのシミュレーションには向かない。
• ダンピング抵抗は信号源の近くに配置すること。
• 高周波では基板パターンでフィルタを作ったりするらしい。高周波ならではで面白い。
• ガードパターンってシールドケーブルと同じような理屈なの？基板上をグランドパターンが走り回ったりすると気持ち悪い感じがするけど。
• 前段の電源を起動・安定させてから後段の電源を起動させる。→突入電流対策。
• リニアレギュレータ(7805とかね)のパターンは放熱だけ考えればいい。→パターンを工夫して熱を逃がすという考え。
• 3章全体は慣れてれば自然とやってるような感じのノウハウが多い。
• ㈱エンジニアのNZ-13は先っぽが細くて使いやすそう。
• DIPの足が外側に広がってるのは抜けないようにするためだったのか！いじわるされてると思ってた。
• 不要輻射対策で信号線を内層に入れる場合って，実験的に基板改造とかやりづらくなるんじゃね？本当に内層に入れたりするの？
• 極性のある部品の方向を統一するというのは工作でのケアレスミスを防ぐ上で重要。
• 電流は最短経路で電源に帰る。→べたグランドに切込みを入れることで，パワー回路と小信号回路を分離すると，パワー回路のリターン電流が小信号回路部分のべたグランドを通らないようにする。
• インピーダンスが大きい部分は流れている電流は小さい。→ノイズによる影響を受けやすい。→だから高インピーダンスの信号線はノイズが乗りやすい。
• 良い例vs悪い例とかもっと沢山掲載されてたら面白かったかも。
• 電源島はアンテナになる。まぁ，べた電源とべたグランドでコンデンサっぽくするだろうから，普通はやらない気がするけど？
• AppendixBでJTAG(というかバウンダリスキャン)の簡単な説明が載ってる。BGAはICTだと試験できないからこういうやり方をするという理解でおｋ？故障モードまで判別出来るの？

その他

• 電気二重層は自分の周りでは使用例を見たことない。まぁこんなのあるよねという感じ。
• AlteraのDE0というFPGAボードの紹介記事が載ってた。1万ちょっとで買えるらしい。
• 4-20mAって結構普通に知ってる(普及してる)ものと思ってたけど，分野が違うと知らない人もいるのか。
• 今月の詰め回路が回答だけになってる。詰め回路はもっとページ数を割くべき。

前回の続き。

今回もツールの使い方とかそんな感じ。

目新しいのはテストベンチ作ったりとかしたくらい。

以下適当にメモなど。

• componentを実際に使ってみよう，とかいう話。componentを書く場所はsignal文と同じでarchitectureのところ。矢印の向きで混乱しちゃうので，「内側のピン=>外側のピン」という表記をちゃんと覚えておくこと。
• テストベンチのentityは何も書かない。ピンが無いから。
• テストベンチのarchitectureでは，まずcomponent使ってテストベンチとテスト対象のピン接続をそれっぽく書くだけ。begin以降は入力信号をwaitやら何やら使って淡々と書く。
• wait文：wait for 10ns;とかwait on TRIG;とかwait until A='0'とかwait on TRIG for 10nsとか。
• after文：EN <= '0', '1' after 10ns;とか。(初期値0で10ns後に1になるという意味。)
• CLKもafter文で記述可能：CLK <= not CLK after　50ns;
• ってかModelSimって無償だっけ？何か制約がある？？
• JTAGのピンとFPGAボードの接触が悪すぎる件について。
• 東エレのテキストほとんど終わっちゃったけど，来週なにやるの？

前回の続き。

今回はVHDLの基本的な文法とか教えてもらった。

よくよく考えたら学生時代にVHDLでコード書いてたので，あぁそう言えばこんなのあったなぁとか，そんな感じだった。

以下適当にメモなど。

• そもそもハードウェア記述言語が作られたのは，ICを設計しているうちにプロセス微細化がどんどん進んでしまって，いざ製造しようとしたらプロセスルールが古いけど今更こんなの作るの？ってなっちゃうから。(最近はそこまで進歩早くないけど，昔はムーアの法則とかあったじゃん。)
• SystemCは今後期待らしいよ。
• レポートファイルちゃんと読めたら，もう少しデバッグとか早くなりそう。
• RTLレベルは別名ゲートレベルともいう。ゲートレベルって言った方がピンと来る。
• 最初のうちはRTLで書いて，どういう回路に落ちるかを確認しながら勉強するといいよ。
• Verilogでは大文字小文字区別するけど，VHDLでは区別しない。
• ライブラリの宣言はおまじない。entityに回路の入出力ピンを書く。architectureに処理内容を書く。
• パラで動くっていうのが，ソフト屋さんには分からないらしい。
• <=は代入の意味だけど，if文の中だと以上という意味になる。キモイ。
• バスの宣言の仕方で，std_logic_vector(7 downto 4)というふうにも書ける。上半分だよ！っていうのを強調したい時に使ったりするらしいけど，まぁあんまり使う必要は無いかも。
• シーケンシャルに処理させたい場合は，process文を使う。process文の中ではif文，case文，variable宣言とかが使えて便利。
• if文はCと同じような感じ。case文も雰囲気で分かる。case文はif文使うよりコンパクトな回路に落ちる場合が多いのでうまく使い分けること。
• case文の最後はwhen others => null；とも書けるけど，あまり推奨されないらしい。when others => '0'とかはっきり決めた方がいい。
• 配置配線はXilinxの場合はPlanAhedっていうソフトで行う。これやるとピン配情報とかが記載されたUCFファイルってのが生成される。
• 同期ってのは笛の音に合わせてバケツリレーする感じ。非同期ってのは次の人が手空いてるならバケツ渡す感じ。非同期の方が一般的には高速になるけど，有効な設計手法が無いんだとか。
• クロックスキューとは，モジュールごとにクロックが遅延して届く現象。クロックに同期させるつもりが，それぞれバラバラで動いちゃう。
• VHDLではソース内で立上がりと立下りの両方を使うことは推奨されていない。どっちか決め打ちして使うこと。→クロックのONとOFFの幅が必ずしも一緒じゃないから。
• 別々のプロセスで出力信号を書き換えるな。正常に動作しないよ！
• 同じ出力信号に値を2回代入すると，あとのヤツが優先される。→ラダープログラムの二重コイルみたいな感じ。
• component使えばみんな幸せになれる。

なんかもうツールの使い方とかそんなんだったので，たいした内容じゃなかった。

以下適当にメモなど。

• XilinxのFPGAはCLB(LUT+FF+セレクタ)で出来てる。
• CPLDはAND-ORマトリクスが基本要素になってるんだとか。
• Xilinxの代理店は東京エレクトロンデバイスで，Alteraの代理店がアルティマ。
• FPGAはASICとCPUの中間とかいう説明があったけど，どう考えてもASIC側だろ。
• バウンダリスキャンというテスト用規格がある。実際の業務ではこれを使ってデバッグとかするらしい。→BGAとか物理的にプロービング出来ないし，FPGA内部信号とかも見れないので，非接触でのデバッグ技術が必要になってきたとかいう背景があるらしい。
• 具体的には，はじめからチップ内部にテスト用機能(接続用の配線＋記憶用レジスタ？)を持たせておいて，ツールからの操作(プログラム？？)で見たい信号を見るとかそんな感じらしい。チップとはJTAG(Joint Test Action Group)という機器を介してつなぐ。JTAGとチップはシリアル通信してるだけ。
• なんかJTAGってICEみたいなもんと思えばいいの？よくわからん。
• FPGAはメモリと構造が似ているから，時代とともにチップシュリンクしやすいらしい。
• 配置配線はコンパイルオプション的な感じで，スピード重視とか面積重視とか出来るみたい。
• 配置配線する画面では2次元だけど，実際のデバイス内部では3次元なの？(層になってるの？)
• FPGA→ASICへの置換えでどういうところが問題になるの？
• シミュレーション画面ではトリガで引っ掛けて動作確認とかする。